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Une liste impressionnante de conférenciers s’allonge au Physical DesignCon Show. Peut-être que tu devrais y aller



Un nouveau groupe de conférenciers a été confirmé pour DesignCon 2021 en tant qu’événement physique au San Jose McEnery Convention Center, en Californie.

San José, Californie 26 juillet 2021 – DesignCon, le premier événement dans le domaine des communications haut débit et de la conception de systèmes, a annoncé aujourd’hui la confirmation d’une nouvelle série d’intervenants pour l’édition 2021 de DesignCon, prévue du 16 au 18 août au San Jose McEnery Convention Center. La conférence de cette année offre à la communauté DesignCon un accès à des sessions dirigées par des experts, des panels, des tutoriels et une formation accréditée – à la fois gratuite et payante – explorant les tendances émergentes sur le marché mondial des semi-conducteurs d’un billion de dollars.

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Parmi les conférenciers nouvellement annoncés figurent des ingénieurs, des directeurs techniques, des directeurs techniques et des directeurs R&D de Ayar Labs, Broadcom, Intel, KAIST, Microsoft Azure, NXP et Xilinx. « Les unités de semi-conducteurs ont résisté au ralentissement pandémique et devraient atteindre un nouveau record en 2021 avec une augmentation de 13 % des expéditions. Cette croissance crée ses propres défis et opportunités uniques pour les ingénieurs de puces, cartes et systèmes, car l’électronique nécessite des composants de plus en plus complexes. ; nous sommes fiers de partager que la conférence de cette année est stratégiquement conçue pour faciliter la connexion d’égal à égal et résoudre ces problèmes d’actualité », a déclaré Suzanne Deffree, directrice de l’événement de groupe, DesignCon.

La conférence DesignCon complète comprend 14 pistes, ainsi que des pistes supplémentaires dédiées à la conférence Drive World et Embedded Systems orientée vers l’électronique automobile et l’intelligence, le matériel embarqué, les logiciels et l’IoT. En plus de fournir une formation très actuelle et technique, DesignCon servira de réunion de la famille d’ingénieurs pour la première fois depuis que la pandémie a brusquement interrompu la connexion en personne il y a un an et demi. Deffree a commenté : « Nous sommes ravis de rassembler la communauté et de célébrer ce que nous avons accompli et ce qui va arriver. Dans quelques semaines, nous lancerons l’événement avec notre première réception de bienvenue, cette année sur le thème d’un été réunion de famille et offrir aux participants la possibilité de renouer avec leurs pairs d’une manière qui n’était plus disponible dans la Silicon Valley depuis l’hiver 2020. »

Une sélection de nouvelles sessions comprend :

Lundi 16 août

Tutoriel — Principes de conception de circuits imprimés pour la mise en œuvre de la technologie de boîtier de semi-conducteurs haute densité, WLP, PLP, 2D, 2.5D et 3D

Les fabricants recherchent des fonctionnalités supérieures pour leurs boîtiers de semi-conducteurs afin de mieux répondre à leurs objectifs de performances et de miniaturisation. Pour cette raison, de nombreux fabricants s’appuieront fortement sur des solutions de boîtiers de circuits intégrés plus innovantes, intégrant souvent plusieurs éléments fonctionnels déjà éprouvés dans un schéma de boîtier unique. Cette capacité a été stimulée par le déploiement rapide de nouvelles innovations d’emballage de semi-conducteurs d’un grand nombre d’entreprises concurrentes nationales et étrangères qui comprennent que le délai de mise sur le marché d’un nouveau produit peut faire la différence entre être leader et suivre.

Ce cours aborde les défis de conception et d’assemblage pour le développement et la mise en œuvre d’une large gamme de méthodologies de boîtiers de semi-conducteurs haute densité et de technologies System-in-Package (SiP) à fonctions multiples. Bien que l’intégration de plusieurs fonctions semi-conductrices sur un seul élément de puce (System-on-Chip) semble fournir une solution viable pour certains, le coût et le temps de développement se sont souvent révélés excessifs. D’autre part, de nombreuses entreprises ont réalisé que l’emballage au niveau des plaquettes et des panneaux et l’intégration d’éléments matures à puces multiples dans un emballage configuré en 2D ou 3D s’avèrent supérieurs aux concepts de SoC à fonctions multiples, car ils maximisent la flexibilité de la source, minimisent les risques et réduisent considérablement temps et coût de développement. Visitez ici pour plus de détails sur les haut-parleurs.

mardi 17 août

Le modèle de langage neuronal permet un routage extrêmement rapide et robuste sur l’interposeur

Cet article propose un nouveau schéma de routage de canal, qui conçoit automatiquement des solveurs de routage efficaces sans connaissance heuristique. Notre méthode est basée sur des composants en deux étapes, le cadre d’apprentissage par renforcement en profondeur (DRL) pour l’automatisation de la conception du solveur et l’optimisation bayésienne pour le réglage fin des canaux acheminés par le solveur conçu. L’agent du framework DRL est paramétré par le Transformer, un modèle de langage de pointe appliqué à BERT et GPT-3. Nous représentons le problème de routage de canal comme un traitement de décision séquentiel, et nous tirons parti des puissantes capacités de traitement séquentiel du modèle de langage (Transformer).

Le transformateur formé devient un solveur de routage de canal, appelé routeur initial, qui termine le routage broche à broche en considérant approximativement l’intégrité du signal (SI). Ensuite, le schéma d’optimisation bayésien proposé, appelé post-routeur, affine les paramètres physiques du canal acheminé par le routeur initial, en tenant compte du SI.

Des expériences approfondies démontrent que les solveurs de routage proposés surpassent les algorithmes de routage de base dans plusieurs cas de test, y compris le routage sur interposeur de mémoire à bande passante élevée (HBM) à une vitesse nettement plus rapide. Visitez ici pour plus de détails sur les haut-parleurs.

Modélisation de surface de réponse d’accumulation de gigue induite par l’alimentation holistique pour le système d’interconnexion de puces

Essayant de répondre aux demandes de charge de travail informatique sans cesse croissantes, le système sur puce (SOC) en silicium monolithique a intégré de plus en plus de fonctionnalités aux nœuds de technologie en silicium les plus avancés. Cependant, l’explosion de la diversité de la charge de travail de calcul fait qu’aucun système ne convient à tous. La mise en œuvre des puces utilise une sélection de matrices modulaires, appelées puces, pour fournir une solution de fonctionnalités optimale. Mais l’optimisation de l’interconnexion des puces est un défi majeur.

Une nouvelle méthodologie holistique axée sur la modélisation de la gigue d’interconnexion des puces, qui utilise une expression analytique de la gigue et de l’accumulation induites par la puissance, est proposée et développée. Le modèle de comportement est corrélé à une mesure empirique réelle dans différentes conditions d’une plate-forme système de mémoire à large bande passante (HBM). Le modèle est ensuite appliqué pour former un ensemble de modèles de surface de réponse de gigue de sortie (RSM), qui fournit un contour pour identifier les paramètres d’entrée critiques. L’impact de la dépendance des facteurs d’entrée, tels que les fréquences des tonalités de bruit de puissance, les amplitudes, les configurations de masse des canaux, est examiné. Les données empiriques de mesure du système chiplet seront utilisées pour les corrélations. Visitez ici pour plus de détails sur les haut-parleurs.

Mercredi 18 août

Panel — Embarquement (et package) avec la photonique : que faut-il ?

La photonique devient pertinente, puis répandue, et finalement dominante à des distances de plus en plus courtes. Aujourd’hui, les télécommunications livrées sur des kilomètres jusqu’à votre domicile et vos déplacements professionnels via la fibre optique, une application dominée par la photonique. Maintenant, la photonique s’est installée dans le centre de données. Les centres de données à grande échelle massifs à travers le monde sont aux prises avec la consommation d’énergie et les coûts, la chaleur, la bande passante et la latence des données. Le remplacement du fil de cuivre par de la fibre optique résout tous ces problèmes. La reprise de la fibre optique entre les racks du datacenter est en grande partie achevée, et la fibre s’est déplacée sur les serveurs interconnectés dans le même rack. Ainsi, la photonique est déjà passée d’une dominance à des distances kilométriques à une prévalence à des distances de dix mètres à une pertinence à des distances d’un mètre. En 2021, les circuits intégrés photoniques (PIC) deviendront plus courants et disponibles dans le commerce, promettant de rendre la photonique pertinente à des distances millimétriques. Des travaux sont en cours pour intégrer la photonique, y compris le laser, sur puce avec l’électronique, déplaçant la pertinence de la photonique jusqu’au micron. Pourquoi cela n’est-il pas arrivé plus tôt ? Est-ce inévitable ? Quels sont les obstacles à l’introduction de la photonique sur la carte et l’emballage ? Quels sont les bénéfices? Quand cela arrivera-t-il ? Ce panel discutera de toutes ces questions et plus encore. Visitez ici pour plus de détails sur les haut-parleurs.

Conception de carte de circuit imprimé pour une faible EMI pour le sans fil et l’IoT

De nombreux produits échouent aux tests de conformité CEM en raison d’une disposition, d’un routage et d’un empilement médiocres des cartes de circuits imprimés. Cette session décrira comment concevoir votre carte pour les meilleures performances EMC pour les produits sans fil, cellulaires et IoT. Nous présenterons également les enseignements d’un physicien, Ralph Morrison, sous la forme d’un court hommage. Visitez ici pour plus de détails sur les haut-parleurs.

Pour connaître le programme complet de la conférence et planifier votre programme d’événements, visitez ici.

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